VHDL和verilog哪个适合初学？有什么区别？从语法和应用上？
VHDL诞生于1982年。在1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言 。自IEEE公布了VHDL的标准版本，IEEE-1076（简称87版)之后，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。而Verilog HDL是由GDA(Gateway Design Automation)公司的PhilMoorby在1983年末首创的，最初只设计了一个仿真与验证工具，之后又陆续开发了相关的故障模拟与时序分析工具。1985年Moorby推出它的第三个商用仿真器Verilog-XL,获得了巨大的成功，从而使得Verilog HDL迅速得到推广应用。1989年CADENCE公司收购了GDA公司，使得VerilogHDL成为了该公司的独家专利。1990年CADENCE公司公开发表了Verilog HDL,并成立LVI组织以促进Verilog HDL成为IEEE标准，即IEEE Standard 1364-1995。
由于GDA公司本就偏重于硬件，所以不可避免地Verilog HDL就偏重于硬件一些，故Verilog HDL的底层统合做得非常好。而VHDL的逻辑综合就较之Verilog HDL要出色一些。所以，Verilog HDL作重强调集成电路的综合，而VHDL强调于组合逻辑的综合。所以笔者建议，你作重于集成电路的设计，则只需Verilog HDL就可以了，若你要进行大规模系统设计，则你就必须学习VHDL。
另外，学习过Verilog HDL的朋友应该知道，Verilog HDL很具有C语言的风格，不能说“所以”，但结果差不多，也具有C语言一样的不严密性。所以在硬件电路设计时就得有相应的考虑。